VLSI Technology (4353206) - Winter 2024 Solution (Gujarati)

પ્રશ્ન 1(અ) [3 ગુણ]

#

એનહેન્સમેન્ટ અને ડીપ્લેશન ટાઈપ MOSFET માટે બધા સિમ્બોલ દોરો.

જવાબ:

આકૃતિ:

• એનહેન્સમેન્ટ MOSFET: સોર્સ અને ડ્રેઇન વચ્ચે સામાન્ય કનેક્શન લાઇન
• ડીપ્લેશન MOSFET: અસ્તિત્વમાં રહેલ ચેનલ દર્શાવતી જાડી લાઇન
• એરો દિશા: NMOS માટે અંદરની તરફ, PMOS માટે બહારની તરફ

યાદ રાખવાની ટિપ: “Enhancement ને વોલ્ટેજ જોઈએ, Depletion માં ડિફોલ્ટ ચેનલ”

પ્રશ્ન 1(બ) [4 ગુણ]

#

વ્યાખ્યા આપો: 1) હાઈરારકી 2) રેગ્યુલારીટી

જવાબ:

• હાઈરારકીના ફાયદા: સરળ ડિઝાઇન વેરિફિકેશન, મોડ્યુલર ટેસ્ટિંગ, ટીમ કોલેબોરેશન
• રેગ્યુલારીટીના ફાયદા: ઓછો ડિઝાઇન સમય, બહેતર યીલ્ડ, સરળ લેઆઉટ
• ડિઝાઇન ફ્લો: સિસ્ટમ → બિહેવિયરલ → RTL → ગેટ → લેઆઉટ
• નિયમિત સ્ટ્રક્ચર: ROM એરે, કેશ મેમરી, ALU બ્લોક

યાદ રાખવાની ટિપ: “હાઈરારકી હેલ્પ કરે ઓર્ગેનાઇઝ કરવામાં, રેગ્યુલારીટી રિડ્યુસ કરે કોમ્પ્લેક્સિટી”

પ્રશ્ન 1(ક) [7 ગુણ]

#

MOS અન્ડર એક્સટર્નલ બાયસ સમજાવો.

જવાબ:

MOS બાયસ કન્ડિશન કોષ્ટક:

આકૃતિ:

graph TD
    A[એક્સટર્નલ બાયસ લાગુ કર્યું] --> B{ગેટ વોલ્ટેજ}
    B -->|VG < 0| C[એક્યુમ્યુલેશન મોડ]
    B -->|0 < VG < VT| D[ડીપ્લેશન મોડ]
    B -->|VG > VT| E[ઇન્વર્શન મોડ]
    C --> F[ચેનલ નિર્માણ નથી]
    D --> G[ડીપ્લેશન રીજન]
    E --> H[વહનકર્તા ચેનલ]

• બેન્ડ બેન્ડિંગ: એક્સટર્નલ વોલ્ટેજ ઓક્સાઇડ-સિલિકોન ઇન્ટરફેસ પર એનર્જી બેન્ડ વાળે છે
• થ્રેશોલ્ડ વોલ્ટેજ: ચેનલ નિર્માણ માટે જરૂરી ન્યૂનતમ ગેટ વોલ્ટેજ
• સરફેસ પોટેન્શિયલ: સિલિકોન સરફેસ પર કેરિયર કોન્સંટ્રેશન કંટ્રોલ કરે છે
• કેપેસિટન્સ વેરિએશન: બાયસ કન્ડિશન સાથે બદલાય છે

યાદ રાખવાની ટિપ: “એક્યુમ્યુલેશન આકર્ષે, ડીપ્લેશન ડિપ્લીટ કરે, ઇન્વર્શન ઇન્વર્ટ કરે કેરિયર”

પ્રશ્ન 1(ક) OR [7 ગુણ]

#

સ્કેલિંગની શું જરૂરિયાત છે? સ્કેલિંગના ટાઈપ તેની ઈફેક્ટ સાથે સમજાવો.

જવાબ:

સ્કેલિંગની જરૂરિયાત:

સ્કેલિંગના પ્રકાર:

graph LR
    A[MOSFET સ્કેલિંગ] --> B[ફુલ વોલ્ટેજ સ્કેલિંગ]
    A --> C[કોન્સ્ટન્ટ વોલ્ટેજ સ્કેલિંગ]
    B --> D[બધા parametersને α થી સ્કેલ કરાય છે]
    C --> E[વોલ્ટેજ કોન્સ્ટન્ટ રહે છે]

• ફુલ વોલ્ટેજ સ્કેલિંગ: લેન્થ, વિડથ, વોલ્ટેજ બધું α ફેક્ટર દ્વારા સ્કેલ
• કોન્સ્ટન્ટ વોલ્ટેજ સ્કેલિંગ: ડાઇમેન્શન સ્કેલ, વોલ્ટેજ અપરિવર્તિત
• પાવર ડેન્સિટી: ફુલ સ્કેલિંગમાં કોન્સ્ટન્ટ રહે, કોન્સ્ટન્ટ વોલ્ટેજમાં વધે
• ઇલેક્ટ્રિક ફીલ્ડ: ફુલ સ્કેલિંગમાં મેન્ટેઇન થાય છે

યાદ રાખવાની ટિપ: “સ્કેલિંગ સેવ કરે સ્પેસ, સ્પીડ અને સ્પેન્ડિંગ”

પ્રશ્ન 2(અ) [3 ગુણ]

#

FPGA પર ટૂંકનોંધ લખો.

જવાબ:

FPGA લાક્ષણિકતાઓ કોષ્ટક:

• એપ્લિકેશન: ડિજિટલ સિગ્નલ પ્રોસેસિંગ, એમ્બેડેડ સિસ્ટમ, પ્રોટોટાઇપિંગ
• આર્કિટેક્ચર: CLBs (કોન્ફિગરેબલ લોજિક બ્લોક) રાઉટિંગ મેટ્રિક્સ દ્વારા કનેક્ટેડ
• પ્રોગ્રામિંગ: SRAM-આધારિત કોન્ફિગરેશન મેમરી
• વેન્ડર: Xilinx, Altera (Intel), Microsemi

યાદ રાખવાની ટિપ: “FPGA: ફ્લેક્સિબલ પ્રોગ્રામિંગ ફોર ગેટ એરે”

પ્રશ્ન 2(બ) [4 ગુણ]

#

સેમી કસ્ટમ અને ફુલ કસ્ટમ ડિઝાઇન મેથોડોલોજી સરખાવો.

જવાબ:

• સેમી-કસ્ટમ: પ્રી-ડિઝાઇન્ડ સ્ટાન્ડર્ડ સેલ અને ગેટ એરેનો ઉપયોગ કરે છે
• ફુલ કસ્ટમ: સંપૂર્ણ ટ્રાન્ઝિસ્ટર-લેવલ ડિઝાઇન ઓપ્ટિમાઇઝેશન
• ટ્રેડ-ઓફ: સમય વર્સિસ પરફોર્મન્સ, કોસ્ટ વર્સિસ એફિશિયન્સી
• માર્કેટ ફિટ: મોટાભાગના એપ્લિકેશન માટે સેમી-કસ્ટમ, સ્પેશિયલાઇઝડ જરૂરિયાત માટે ફુલ કસ્ટમ

યાદ રાખવાની ટિપ: “સેમી-કસ્ટમ છે સ્ટાન્ડર્ડ, ફુલ કસ્ટમ છે ફાઇનેસ્ટ”

પ્રશ્ન 2(ક) [7 ગુણ]

#

1) 0<VDS<VDSAT 2) VDS = VDSAT 3) VDS > VDSAT માટે MOSFET ઓપરેશન સમજાવો.

જવાબ:

ઓપરેટિંગ રીજન:

આકૃતિ:

graph TD
    A[MOSFET ઓપરેશન] --> B[લિનિયર રીજન]
    A --> C[સેચ્યુરેશન રીજન]
    B --> D[ચેનલ સંપૂર્ણ રીતે બન્યું]
    B --> E[VDS સાથે કરંટ વધે છે]
    C --> F[ચેનલ પિંચ્ડ ઓફ]
    C --> G[કરંટ સેચ્યુરેટ થાય છે]

• લિનિયર રીજન: ચેનલ વોલ્ટેજ-કંટ્રોલ્ડ રેઝિસ્ટર તરીકે કામ કરે છે
• સેચ્યુરેશન રીજન: કરંટ માત્ર ગેટ વોલ્ટેજ દ્વારા કંટ્રોલ થાય છે
• VDSAT કેલ્ક્યુલેશન: VDSAT = VGS - VT
• કરંટ સમીકરણો: દરેક રીજન માટે અલગ મેથેમેટિકલ મોડેલ

યાદ રાખવાની ટિપ: “લિનિયર લાઇક્સ VDS, સેચ્યુરેશન સેઝ નો મોર”

પ્રશ્ન 2(અ) OR [3 ગુણ]

#

સ્ટાન્ડર્ડ સેલ બેઝ્ડ ડિઝાઇન સમજાવો.

જવાબ:

સ્ટાન્ડર્ડ સેલ ડિઝાઇન કોષ્ટક:

• પ્રોસેસ: લોજિક સિન્થેસિસ → પ્લેસમેન્ટ → રાઉટિંગ → વેરિફિકેશન
• સેલ પ્રકાર: બેસિક ગેટ, ફ્લિપ-ફ્લોપ, લેચ, કોમ્પ્લેક્સ ફંક્શન
• ઓટોમેશન: EDA ટૂલ ફિઝિકલ ઇમ્પ્લિમેન્ટેશન હેન્ડલ કરે છે
• ક્વોલિટી: બેલેન્સ્ડ પરફોર્મન્સ, એરિયા અને પાવર

યાદ રાખવાની ટિપ: “સ્ટાન્ડર્ડ સેલ સ્પીડ અપ કરે સિન્થેસિસ”

પ્રશ્ન 2(બ) OR [4 ગુણ]

#

Y ચાર્ટ દોરો અને સમજાવો.

જવાબ:

આકૃતિ:

graph TD
    A[Y-ચાર્ટ] --> B[બિહેવિયરલ ડોમેઇન]
    A --> C[સ્ટ્રક્ચરલ ડોમેઇન]  
    A --> D[ફિઝિકલ ડોમેઇન]
    B --> E[સિસ્ટમ/એલ્ગોરિધમ]
    B --> F[RTL/બુલીયન]
    B --> G[સર્કિટ/ટ્રાન્સફર]
    C --> H[પ્રોસેસર/મેમરી]
    C --> I[ALU/રજિસ્ટર]
    C --> J[ગેટ/ટ્રાન્ઝિસ્ટર]
    D --> K[ફ્લોર પ્લાન]
    D --> L[મોડ્યુલ/સેલ]
    D --> M[લેઆઉટ/ડિવાઇસ]

• ડિઝાઇન ફ્લો: બાહ્ય રિંગ (સિસ્ટમ) થી અંદરની રિંગ (ડિવાઇસ) તરફ જવું
• એબ્સ્ટ્રેક્શન લેવલ: દરેક રિંગ અલગ વિગતનું સ્તર દર્શાવે છે
• ડોમેઇન ઇન્ટરેક્શન: સમાન એબ્સ્ટ્રેક્શન પર ડોમેઇન વચ્ચે મૂવ થઈ શકાય
• VLSI ડિઝાઇન: ત્રણેય ડોમેઇન અને એબ્સ્ટ્રેક્શન લેવલ કવર કરે છે

યાદ રાખવાની ટિપ: “Y-ચાર્ટ: બિહેવિયર, સ્ટ્રક્ચર, ફિઝિકલ”

પ્રશ્ન 2(ક) OR [7 ગુણ]

#

MOSFET કરંટ-વોલ્ટેજ કેરેક્ટરિસ્ટિક માટે ગ્રેજુઅલ ચેનલ એપ્રોક્સિમેશન સમજાવો.

જવાબ:

ધારણાઓ:

કરંટ ડેરિવેશન:

• ડ્રેઇન કરંટ: ID = μn Cox (W/L) [(VGS-VT)VDS - VDS²/2]
• લિનિયર રીજન: જ્યારે VDS < VGS-VT
• સેચ્યુરેશન: જ્યારે VDS ≥ VGS-VT, ID = μn Cox (W/2L)(VGS-VT)²
• ચેનલ ચાર્જ: સોર્સથી ડ્રેઇન સુધી લિનિયર રીતે વેરી થાય છે

મર્યાદાઓ:

• શોર્ટ ચેનલ ઇફેક્ટ: ગ્રેજુઅલ એપ્રોક્સિમેશન બ્રેક ડાઉન થાય છે
• વેલોસિટી સેચ્યુરેશન: હાઇ ફીલ્ડ ઇફેક્ટ ઇન્ક્લુડ નથી
• 2D ઇફેક્ટ: સિમ્પલ મોડેલમાં અવગણાય છે

યાદ રાખવાની ટિપ: “ગ્રેજુઅલ ચેન્જ ગિવ સિમ્પલ ગેઇન એક્વેશન”

પ્રશ્ન 3(અ) [3 ગુણ]

#

આઈડલ ઇન્વર્ટરનો સિમ્બોલ દોરો અને ટ્રુથ ટેબલ લખો. આઈડલ ઇન્વર્ટર માટે VTC દોરો અને સમજાવો.

જવાબ:

સિમ્બોલ અને ટ્રુથ ટેબલ:

VTC (વોલ્ટેજ ટ્રાન્સફર કેરેક્ટરિસ્ટિક):

• આઈડલ લાક્ષણિકતા: VDD/2 પર તીવ્ર સંક્રમણ
• નોઇઝ માર્જિન: NMH = NML = VDD/2
• ગેઇન: સ્વિચિંગ પોઇન્ટ પર અનંત
• પાવર કન્ઝમ્પશન: શૂન્ય સ્ટેટિક પાવર

યાદ રાખવાની ટિપ: “આઈડલ ઇન્વર્ટર: અનંત ગેઇન, ઇન્સ્ટન્ટ સ્વિચિંગ”

પ્રશ્ન 3(બ) [4 ગુણ]

#

જનરાલાઇઝ્ડ ઇન્વર્ટર સર્કિટ VTC સાથે સમજાવો.

જવાબ:

સર્કિટ કોન્ફિગરેશન:

VTC રીજન:

graph LR
    A[VTC રીજન] --> B[રીજન 1: VOUT = VDD]
    A --> C[રીજન 2: ટ્રાન્ઝિશન]
    A --> D[રીજન 3: VOUT = VOL]
    B --> E[ડ્રાઇવર બંધ]
    C --> F[બંને ડિવાઇસ ચાલુ]
    D --> G[ડ્રાઇવર ચાલુ]

• લોડ લાઇન એનાલિસિસ: ડ્રાઇવર અને લોડની લાક્ષણિકતાઓનું આંતરછેદ
• સ્વિચિંગ થ્રેશોલ્ડ: ડિવાઇસ સાઇઝિંગ રેશિયો દ્વારા નક્કી થાય છે
• નોઇઝ માર્જિન: ટ્રાન્ઝિશન શાર્પનેસ પર આધાર રાખે છે
• પાવર ડિસિપેશન: ટ્રાન્ઝિશન દરમિયાન સ્ટેટિક કરંટ

યાદ રાખવાની ટિપ: “જનરાલાઇઝ્ડ ડિઝાઇન: ડ્રાઇવર પુલ ડાઉન, લોડ લિફ્ટ અપ”

પ્રશ્ન 3(ક) [7 ગુણ]

#

ડીપ્લેશન લોડ nMOS ઇન્વર્ટર તેની સર્કિટ, ઓપરેટિંગ રીજન અને VTC સાથે સમજાવો.

જવાબ:

સર્કિટ આકૃતિ:

ઓપરેટિંગ રીજન:

VTC એનાલિસિસ:

graph TD
    A[VTC લાક્ષણિકતા] --> B[હાઇ આઉટપુટ: VDD-VT]
    A --> C[ટ્રાન્ઝિશન રીજન]
    A --> D[લો આઉટપુટ: VOL]
    B --> E[લોજિક 1 ડિગ્રેડેડ]
    C --> F[બંને ટ્રાન્ઝિસ્ટર ચાલુ]
    D --> G[સારો લોજિક 0]

• ફાયદા: સિમ્પલ ફેબ્રિકેશન, સારી ડ્રાઇવ કેપેબિલિટી
• નુકસાન: ડિગ્રેડેડ હાઇ આઉટપુટ, સ્ટેટિક પાવર કન્ઝમ્પશન
• એપ્લિકેશન: પ્રારંભિક NMOS લોજિક ફેમિલી
• ડિઝાઇન વિચારણા: વિડથ રેશિયો સ્વિચિંગ પોઇન્ટને અસર કરે છે

યાદ રાખવાની ટિપ: “ડીપ્લેશન ડિવાઇસ ડિલિવર કરે ડીસેન્ટ ડ્રાઇવ”

પ્રશ્ન 3(અ) OR [3 ગુણ]

#

નોઇઝ માર્જિન સમજાવો.

જવાબ:

વ્યાખ્યા અને પેરામીટર:

• મહત્વ: સર્કિટની નોઇઝ સામે પ્રતિરોધકતાનું માપ
• ડિઝાઇન લક્ષ્ય: NMH અને NML બન્નેને મેક્સિમાઇઝ કરો
• ટ્રેડ-ઓફ: નોઇઝ માર્જિન વર્સિસ સ્પીડ વર્સિસ પાવર
• એપ્લિકેશન: ડિજિટલ સિસ્ટમ ડિઝાઇનમાં મહત્વપૂર્ણ

યાદ રાખવાની ટિપ: “નોઇઝ માર્જિન મેઇન્ટેઇન કરે સિગ્નલ ઇન્ટેગ્રિટી”

પ્રશ્ન 3(બ) OR [4 ગુણ]

#

રેઝિસ્ટિવ લોડ ઇન્વર્ટર સમજાવો.

જવાબ:

સર્કિટ અને એનાલિસિસ:

ઓપરેટિંગ પ્રિન્સિપલ:

• હાઇ ઇનપુટ: ટ્રાન્ઝિસ્ટર ચાલુ, VOUT = ID × RL (લો)
• લો ઇનપુટ: ટ્રાન્ઝિસ્ટર બંધ, VOUT = VDD (હાઇ)
• કરંટ પાથ: આઉટપુટ લો હોય ત્યારે હંમેશા રેઝિસ્ટર દ્વારા
• પાવર કન્ઝમ્પશન: સ્ટેટિક પાવર = VDD²/RL

ફાયદા અને નુકસાન:

• સિમ્પલ ડિઝાઇન: સમજવામાં અને ઇમ્પ્લિમેન્ટ કરવામાં સરળ
• ખરાબ પરફોર્મન્સ: હાઇ સ્ટેટિક પાવર, સ્લો સ્વિચિંગ
• મર્યાદિત ઉપયોગ: મુખ્યત્વે કોન્સેપ્ટ સમજવા માટે

યાદ રાખવાની ટિપ: “રેઝિસ્ટર રિસ્ટ્રિક્ટ કરે કરંટ, રિડ્યુસ કરે પરફોર્મન્સ”

પ્રશ્ન 3(ક) OR [7 ગુણ]

#

CMOS ઇન્વર્ટર તેની VTC સાથે સમજાવો.

જવાબ:

સર્કિટ કોન્ફિગરેશન:

VTC રીજન:

મુખ્ય લાક્ષણિકતાઓ:

graph TD
    A[CMOS ફાયદા] --> B[શૂન્ય સ્ટેટિક પાવર]
    A --> C[ફુલ સ્વિંગ આઉટપુટ]
    A --> D[હાઇ નોઇઝ માર્જિન]
    A --> E[સિમેટ્રિક લાક્ષણિકતા]
    B --> F[માત્ર ડાયનેમિક પાવર]
    C --> G[VOH = VDD, VOL = 0]
    D --> H[NMH = NML ≈ VDD/2]

• કોમ્પ્લિમેન્ટરી ઓપરેશન: સ્ટેડી સ્ટેટમાં માત્ર એક ટ્રાન્ઝિસ્ટર વહન કરે છે
• સ્વિચિંગ પોઇન્ટ: PMOS/NMOS રેશિયો દ્વારા નક્કી થાય છે
• પાવર એફિશિયન્સી: ન્યૂનતમ સ્ટેટિક પાવર કન્ઝમ્પશન
• નોઇઝ ઇમ્યુનિટી: ઉત્તમ નોઇઝ માર્જિન

યાદ રાખવાની ટિપ: “CMOS: કોમ્પ્લિમેન્ટરી ફોર કોમ્પ્લીટ પરફોર્મન્સ”

પ્રશ્ન 4(અ) [3 ગુણ]

#

AOI CMOS ઇમ્પ્લિમેન્ટેશન સાથે દોરો.

જવાબ:

AOI (AND-OR-INVERT) લોજિક: Y = (AB + CD)'

CMOS ઇમ્પ્લિમેન્ટેશન:

• પુલ-અપ નેટવર્ક: PMOS ટ્રાન્ઝિસ્ટર સીરીઝ-પેરેલલમાં
• પુલ-ડાઉન નેટવર્ક: NMOS ટ્રાન્ઝિસ્ટર પેરેલલ-સીરીઝમાં
• ડ્યુઆલિટી: પુલ-અપ અને પુલ-ડાઉન કોમ્પ્લિમેન્ટ છે

યાદ રાખવાની ટિપ: “AOI: AND-OR પછી ઇન્વર્ટ”

પ્રશ્ન 4(બ) [4 ગુણ]

#

બે ઇનપુટ NOR અને NAND ગેટ ડીપ્લેશન લોડ nMOS થી બનાવો.

જવાબ:

NOR ગેટ:

NAND ગેટ:

ટ્રુથ ટેબલ:

યાદ રાખવાની ટિપ: “NOR ને કંઈ હાઇ નહીં જોઈએ, NAND ને બધું હાઇ જોઈએ લો થવા માટે”

પ્રશ્ન 4(ક) [7 ગુણ]

#

NOR2 અને NAND2 ગેટનો ઉપયોગ કરીને CMOS SR લેચ ઇમ્પ્લિમેન્ટ કરો.

જવાબ:

NOR ગેટ વડે SR લેચ:

CMOS NOR ગેટ ઇમ્પ્લિમેન્ટેશન:

graph TD
    A[SR લેચ સ્ટેટ] --> B[સેટ: S=1, R=0]
    A --> C[રીસેટ: S=0, R=1]
    A --> D[હોલ્ડ: S=0, R=0]
    A --> E[અમાન્ય: S=1, R=1]
    B --> F[Q=1, Q'=0]
    C --> G[Q=0, Q'=1]
    D --> H[અગાઉની સ્થિતિ જાળવાય છે]
    E --> I[બંને આઉટપુટ=0, ટાળો!]

સ્ટેટ ટેબલ:

• ક્રોસ-કપ્લ્ડ સ્ટ્રક્ચર: દરેક ગેટનું આઉટપુટ બીજાના ઇનપુટને ફીડ કરે છે
• બાઇસ્ટેબલ ઓપરેશન: બે સ્થિર અવસ્થા (સેટ અને રીસેટ)
• મેમરી એલિમેન્ટ: એક બિટ માહિતી સ્ટોર કરે છે
• ક્લોક ઇન્ડિપેન્ડન્સ: એસિંક્રોનસ ઓપરેશન

યાદ રાખવાની ટિપ: “SR લેચ: સેટ-રીસેટ વિથ ક્રોસ-કપ્લ્ડ ગેટ”

પ્રશ્ન 4(અ) OR [3 ગુણ]

#

CMOS નો ઉપયોગ કરીને XOR ફંક્શન ઇમ્પ્લિમેન્ટ કરો.

જવાબ:

XOR ટ્રુથ ટેબલ:

CMOS XOR ઇમ્પ્લિમેન્ટેશન:

• ફંક્શન: Y = AB’ + A’B
• ટ્રાન્ઝિસ્ટર કાઉન્ટ: 8 ટ્રાન્ઝિસ્ટર (4 PMOS + 4 NMOS)
• વિકલ્પ: ટ્રાન્સમિશન ગેટ ઇમ્પ્લિમેન્ટેશન

યાદ રાખવાની ટિપ: “XOR: એક્સક્લુસિવ OR, અલગ ઇનપુટ આપે 1”

પ્રશ્ન 4(બ) OR [4 ગુણ]

#

બે ઇનપુટ NOR અને NAND ગેટ CMOS થી બનાવો.

જવાબ:

CMOS NOR ગેટ:

CMOS NAND ગેટ:

ડિઝાઇન નિયમો:

યાદ રાખવાની ટિપ: “NAND: નોટ AND, NOR: નોટ OR - નેટવર્ક કોમ્પ્લિમેન્ટ કરો”

પ્રશ્ન 4(ક) OR [7 ગુણ]

#

Y=[PQ+R(S+T)]’ બુલિયન સમીકરણ ડીપ્લેશન લોડ nMOS અને CMOS થી ઇમ્પ્લિમેન્ટ કરો.

જવાબ:

બુલિયન એનાલિસિસ:

• ફંક્શન: Y = [PQ + R(S+T)]'
• વિસ્તૃત: Y = [PQ + RS + RT]'
• ડે મોર્ગન: Y = (PQ)’ · (RS)’ · (RT)'
• અંતિમ: Y = (P’+Q’) · (R’+S’) · (R’+T')

nMOS ઇમ્પ્લિમેન્ટેશન:

CMOS ઇમ્પ્લિમેન્ટેશન:

graph TD
    A[CMOS ડિઝાઇન] --> B[પુલ-અપ: PMOS]
    A --> C[પુલ-ડાઉન: NMOS]
    B --> D[પુલ-ડાઉનનું કોમ્પ્લિમેન્ટ]
    C --> E[ડાયરેક્ટ ઇમ્પ્લિમેન્ટેશન]
    D --> F[સીરીઝ-પેરેલલ ડ્યુઆલિટી]
    E --> G[પેરેલલ-સીરીઝ સ્ટ્રક્ચર]

• nMOS લાક્ષણિકતા: સિમ્પલ પણ સ્ટેટિક પાવર સાથે
• CMOS ફાયદા: સ્ટેટિક પાવર નથી, ફુલ સ્વિંગ
• જટિલતા: nMOS માટે 7 ટ્રાન્ઝિસ્ટર, CMOS માટે 14
• પરફોર્મન્સ: CMOS ઝડપી અને વધુ કાર્યક્ષમ

યાદ રાખવાની ટિપ: “બુલિયન ટુ સર્કિટ: nMOS સિમ્પલ, CMOS કોમ્પ્લીટ”

પ્રશ્ન 5(અ) [3 ગુણ]

#

વેરિલોગમાં ઉપયોગ થતી ડિઝાઇન સ્ટાઇલ સમજાવો.

જવાબ:

વેરિલોગ ડિઝાઇન સ્ટાઇલ:

• ગેટ લેવલ: and, or, not, nand, nor પ્રિમિટિવ
• ડેટા ફ્લો: ઓપરેટર સાથે કંટિન્યુઅસ એસાઇનમેન્ટ
• બિહેવિયરલ: always બ્લોકમાં પ્રોસિજરલ એસાઇનમેન્ટ
• હાઇરારકી: મોડ્યુલ અલગ સ્ટાઇલ વાપરી શકે છે

યાદ રાખવાની ટિપ: “ગેટ-ડેટા-બિહેવિયર: મોડેલ કરવાની ત્રણ રીત”

પ્રશ્ન 5(બ) [4 ગુણ]

#

બિહેવિયરલ મોડેલિંગ થી ફુલ એડર માટે વેરિલોગ પ્રોગ્રામ લખો.

જવાબ:

module full_adder_behavioral (
    input wire a, b, cin,
    output reg sum, cout
);

always @(*) begin
    case ({a, b, cin})
        3'b000: {cout, sum} = 2'b00;
        3'b001: {cout, sum} = 2'b01;
        3'b010: {cout, sum} = 2'b01;
        3'b011: {cout, sum} = 2'b10;
        3'b100: {cout, sum} = 2'b01;
        3'b101: {cout, sum} = 2'b10;
        3'b110: {cout, sum} = 2'b10;
        3'b111: {cout, sum} = 2'b11;
        default: {cout, sum} = 2'b00;
    endcase
end

endmodule

મુખ્ય લક્ષણો:

• Always બ્લોક: બિહેવિયરલ મોડેલિંગ કન્સ્ટ્રક્ટ
• Case સ્ટેટમેન્ટ: ટ્રુથ ટેબલ ઇમ્પ્લિમેન્ટેશન
• કોનકેટેનેશન: કોમ્બાઇન्ड આઉટપુટ માટે {cout, sum}
• સેન્સિટિવિટી લિસ્ટ: કોમ્બિનેશનલ લોજિક માટે @(*)

યાદ રાખવાની ટિપ: “બિહેવિયરલ યુઝ કરે Always વિથ Case સ્ટેટમેન્ટ”

પ્રશ્ન 5(ક) [7 ગુણ]

#

CASE સ્ટેટમેન્ટનું ફંક્શન વર્ણવો. CASE સ્ટેટમેન્ટનો ઉપયોગ કરીને 3x8 ડિકોડરનો વેરિલોગ કોડ લખો.

જવાબ:

CASE સ્ટેટમેન્ટ ફંક્શન:

3x8 ડિકોડર વેરિલોગ કોડ:

module decoder_3x8 (
    input wire [2:0] select,
    input wire enable,
    output reg [7:0] out
);

always @(*) begin
    if (enable) begin
        case (select)
            3'b000: out = 8'b00000001;
            3'b001: out = 8'b00000010;
            3'b010: out = 8'b00000100;
            3'b011: out = 8'b00001000;
            3'b100: out = 8'b00010000;
            3'b101: out = 8'b00100000;
            3'b110: out = 8'b01000000;
            3'b111: out = 8'b10000000;
            default: out = 8'b00000000;
        endcase
    end else begin
        out = 8'b00000000;
    end
end

endmodule

CASE સ્ટેટમેન્ટ લક્ષણો:

• બરાબર મેચિંગ: બધા બિટ બરાબર મેચ થવા જોઈએ
• પેરેલલ ઇવેલ્યુએશન: હાર્ડવેર ઇમ્પ્લિમેન્ટેશન પેરેલલ છે
• સંપૂર્ણ સ્પેસિફિકેશન: બધા શક્ય ઇનપુટ કોમ્બિનેશન કવર કર્યા
• ડિફોલ્ટ ક્લોઝ: સિન્થેસિસમાં અનઇન્ટેન્ડેડ લેચ અટકાવે છે

યાદ રાખવાની ટિપ: “CASE કોમ્પેર કરે બધું સ્પેસિફાઇડ એક્ઝેક્ટલી”

પ્રશ્ન 5(અ) OR [3 ગુણ]

#

2:1 મલ્ટિપ્લેક્સર ઇમ્પ્લિમેન્ટ કરતો વેરિલોગ કોડ લખો.

જવાબ:

module mux_2to1 (
    input wire a, b, sel,
    output wire y
);

assign y = sel ? b : a;

endmodule

વિકલ્પિત ઇમ્પ્લિમેન્ટેશન:

• કન્ડિશનલ ઓપરેટર: ? : મલ્ટિપ્લેક્સર ફંક્શન પ્રદાન કરે
• કંટિન્યુઅસ એસાઇનમેન્ટ: કોમ્બિનેશનલ લોજિક માટે assign
• સિન્થેસિસ: ટૂલ ગેટ-લે lველ ઇમ્પ્લિમેન્ટેશનમાં કન્વર્ટ કરે

યાદ રાખવાની ટિપ: “MUX: sel ? b : a - ઇનપુટ વચ્ચે પસંદગી”

પ્રશ્ન 5(બ) OR [4 ગુણ]

#

બિહેવિયરલ મોડેલિંગ થી D ફ્લિપ-ફ્લોપ માટે વેરિલોગ પ્રોગ્રામ લખો.

જવાબ:

module d_flipflop (
    input wire clk, reset, d,
    output reg q, qbar
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        q <= 1'b0;
        qbar <= 1'b1;
    end else begin
        q <= d;
        qbar <= ~d;
    end
end

endmodule

મુખ્ય લક્ષણો:

• એજ સેન્સિટિવિટી: માત્ર ક્લોક એજ પર પ્રતિભાવ આપે
• એસિંક્રોનસ રીસેટ: રીસેટ ક્લોક કરતાં પ્રાથમિકતા લે
• સિક્વેન્શિયલ લોజિક: નોન-બ્લોકિંગ એસાઇનમેન્ટ વાપરે
• સ્ટેટ સ્ટોરેજ: ક્લોક સાઇકલ વચ્ચે ડેટા જાળવે

યાદ રાખવાની ટિપ: “D ફ્લિપ-ફ્લોપ: ડેટા ફોલો કરે ક્લોક વિથ રીસેટ”

પ્રશ્ન 5(ક) OR [7 ગુણ]

#

ટેસ્ટબેંચ ટૂંકમાં વર્ણવો. 4-બિટ ડાઉન કાઉન્ટર ઇમ્પ્લિમેન્ટ કરવાનો વેરિલોગ કોડ લખો.

જવાબ:

ટેસ્ટબેંચ ઓવરવ્યુ:

4-બિટ ડાઉન કાઉન્ટર:

module down_counter_4bit (
    input wire clk, reset, enable,
    output reg [3:0] count
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b1111;  // મેક્સિમમ વેલ્યુથી શરૂ કરો
    end else if (enable) begin
        if (count == 4'b0000)
            count <= 4'b1111;  // રેપ અરાઉન્ડ
        else
            count <= count - 1;  // ડેક્રિમેન્ટ
    end
end

endmodule

// ડાઉન કાઉન્ટર માટે ટેસ્ટબેંચ
module tb_down_counter;
    reg clk, reset, enable;
    wire [3:0] count;
    
    down_counter_4bit dut (
        .clk(clk), 
        .reset(reset), 
        .enable(enable), 
        .count(count)
    );
    
    // ક્લોક જનરેશન
    always #5 clk = ~clk;
    
    initial begin
        clk = 0;
        reset = 1;
        enable = 0;
        
        #10 reset = 0;
        #10 enable = 1;
        
        #200 $finish;
    end
    
    // આઉટપુટ મોનિટર
    initial begin
        $monitor("Time=%0t, Reset=%b, Enable=%b, Count=%b", 
                 $time, reset, enable, count);
    end
    
endmodule

ટેસ્ટબેંચ કમ્પોનન્ટ:

• ક્લોક જનરેશન: always બ્લોક વડે કંટિન્યુઅસ ક્લોક
• સ્ટિમ્યુલસ: રીસેટ અને enable સિગ્નલ કંટ્રોલ
• મોનિટરિંગ: કંટિન્યુઅસ આઉટપુટ ડિસ્પ્લે
• સિમ્યુલેશન કંટ્રોલ: સિમ્યુલેશન અંત કરવા માટે $finish

કાઉન્ટર લક્ષણો:

• ડાઉન કાઉન્ટિંગ: 15 થી 0 સુધી ડેક્રિમેન્ટ
• રેપ અરાઉન્ડ: 0 પહોંચ્યા પછી 15 પર પાછું ફરે
• enable કંટ્રોલ: માત્ર enable હોય ત્યારે જ કાઉન્ટિંગ
• સિંક્રોનસ ઓપરેશન: ક્લોક એજ પર બધા ફેરફાર

યાદ રાખવાની ટિપ: “ટેસ્ટબેંચ ટેસ્ટ કરે ક્લોક, સ્ટિમ્યુલસ અને મોનિટર સાથે”